RISC-V-Kerne für 5G-mmWave und SSDs

[hepek]

RISC-V-Kerne für 5G-mmWave und SSDs

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Die offene CPU-Befehlssatzarchitektur RISC-V gewinnt an Verbreitung: Samsung verwendet entsprechende Kerne für 5G-mmWave-Module und Western Digital hat zwei weitere Designs für SSD-Controller.

Vergangene Woche auf dem RISC-V-Summit im kalifornischen San José gab es gleich mehrere Neuvorstellungen von Designs mit der offenen CPU-Befehlssatzarchitektur, darunter solche von Samsung und von Western Digital. Beide Hersteller arbeiten an einem oder mehreren Designs für unterschiedliche Einsatzzwecke und ersetzen dabei die bisher üblichen ARM-Kerne durch RISC-V-Cores.

Samsung hat ein Design entwickelt, welches in den hauseigenen RF-Frontends für 5G-mmWave-Module verwendet wird, die in kommenden Smartphones stecken dürften. Das berichtete Chris Williams von Register via Twitter. Neben dem 5G-Szenario sollen RISC-V-Kerne auch in Bildsensoren für künstliche Intelligenz eingesetzt werden, beispielsweise im Automotive-Bereich.

Von Western Digital gibt es bisher den SweRV EH1 genannten Kern, ein RV32IMC mit einem Thread im 28-nm-Verfahren. Auf ihn folgt nun der SweRV EH2 mit zwei Threads, er ist für 16 nm ausgelegt und leistet mit 6,3 Coremarks pro MHz deutlich mehr als der EH1 mit 4,9 Coremarks pro MHz. Mit 0,067 mm² statt 0,11 mm² in einen Kern fällt er kompakter aus.

Der EH1 und der EH2 sind für künstliche Intelligenz, für SSD-Controller und für Anwendungen im Internet der Dinge ausgelegt. Hinzu kommt der SweRV EL2, ein RV32IMC mit 4-stufiger statt 9-stufiger Pipeline: Der 16-nm-Kern misst nur 0,023 mm² und schafft 3,6 Coremarks pro MHz. Der EL2 ist für Logic/State-Machines in Controller-SoCs gedacht. Alle Designs sollen in naher Zukunft in Produkten verwendet werden, Details nannte Western Digital nicht.